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MC10E/100E156是3-BIT 4:1 MUX-LATCH，包含3个4:1多路复用器，之后是带有差分输出的透明锁存器。当两条锁存使能(LEN1, LEN2)均为低电平时，锁存器是透明的，输出数据由多路复用器选择控制(SEL0, SEL1)控制。当LEN1或LEN2(或两者都)为逻辑高时，会锁存输出。主复位(MR)覆盖所有其他控制，将Q输出设置为低。

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MC10E/100E158是一款含有五个2:1多路复用器的产品，具有差分输出，通过选择输入(SEL)来控制输出数据。该产品具有快速的延迟特性和较宽的工作电压范围。

MC10E/100E160 是 12 位奇偶校验发生器/检查器。当输入高电平的数量为奇数时，Q 输出高电平。在 Enable 输入 (EN) 接高电平时，Q 输出强制为低电平。E160 还具有输出寄存器。多路复用器引导寄存器输入，提供通过在 HOLD 引脚处施加低电平保持当前数据的选项，或通过在 S-IN 引脚处施加高电平将数据移入寄存器的选项。输出寄存器本身由 CLK1 或 CLK2 (或两者) 的正边沿时钟。在重置引脚 (R) 处施加高电平会覆盖，以强制 Y 输出低电平。

MC10E/100E163是摩托罗拉公司生产的两款8:1多路复用器，具有差分输出和公共选择输入。选择输入（SEL0、1、2）控制哪一个八个数据输入（A0-A7、B0-B7）被传播到输出。

该数据表格提供了MC10E/100E164的数据信息，包括产品的功能特性、引脚定义、封装尺寸、电气特性等。

MC10E/100E164是16:1多路复用器，具有差分输出。选择输入(SEL0,1,2,3)控制将哪一个16个数据输入(A0 - A15)传播到输出。设计布局特别注意，使得16个输入之间的典型偏移仅为50ps。

MC10E1651是与MC1651在MECL III系列中功能和引脚兼容的，但采用Motorola的先进MOSAIC III工艺制造的。MC10E1651具有固定水平的输入滞后以及与10KH逻辑器件的输出兼容性。此外，还提供了一个锁存器，可以执行样本保持功能。该器件提供16引脚DIP和20引脚表面安装封装。锁存器使能（LENa和LENb）输入引脚使用标准的ECL 10KH逻辑电平。当锁存器使能为逻辑高电平时，MC10E1651将作为比较器工作，因此如果V1 > V2（V1比V2更正值），则Q处于逻辑高电平。Q是Q的补码。当锁存器使能输入为低逻辑电平时，输出将锁存为其当前状态，前提是满足锁存器使能的设置和保持时间约束。

MC10E/100E166是9位幅度比较器，可比较两个9位二进制数的二进制值，并指示一个数是否大于或等于另一个数。

MC10E/100E166是一款9位幅度比较器，可比较两个9位二进制值，并指示一个值是否大于或等于另一个值。

MC10E/100E167是一款具有单端输出的带有选择控制的6位2:1多路复用器，其输入数据由选择控制SEL选择，通过CLK1或CLK2（或两者）的正脉冲边缘传输到D触发器的输出。当主复位引脚MR为高电平时，所有Q输出被异步强制为低电平。

MC10E/100E167是一款6位2:1多路复用器，其输入数据由选择控制器SEL选择。选择的数据通过CLK1或CLK2（或两者）的正脉冲传输到D触发器输出。MR引脚上的高电平异步地将所有Q输出强制为低。

该数据表提供了MC10E/100E171 3-Bit 4:1 MULTIPLEXER的相关信息，包括引脚名称、功能、电压范围等

MC10E/100E171是一款具有差分输出的三个4:1多路复用器，具有分离选择控制和扩展的100E VEE范围。

MC10E/100E175是9位锁存器。它还具有第十个锁存输出ODDPAR，它由九个数据输入的奇偶校验构成(如果奇数个输入是高电平，则ODDPAR为高电平)。E175还可以通过使用D8作为奇偶校验类型选择(L=偶校验，H=奇校验)，并使用ODDPAR作为字节奇偶校验输出来生成字节奇偶校验。LEN引脚在置于逻辑高电平时会锁存数据，并在置于逻辑低电平时使锁存器变得透明。

MC10E/100E175是9位锁存器。它还具有第十个锁存输出ODDPAR，其形成为九个数据输入的奇偶校验（如果输入的奇数个数为高电平，则ODDPAR为高电平）。E175还可以通过使用D8作为奇偶校验类型选择（L = 偶校验，H = 奇校验），并使用ODDPAR作为字节奇偶校验输出来生成字节奇偶校验。LEN引脚在施加逻辑高时会锁存数据，并在置于逻辑低电平时使锁存器透明。

MC10E/100E193是一款错误检测和纠正（EDAC）电路。根据逻辑符号中显示的模式，生成8位字的修改汉明奇偶校验码。P5输出给出整个字的奇偶校验。单词奇偶校验也在BPAR输入的奇偶校验控制和门控后的PGEN引脚提供。该输出还馈送到一个1位可移位寄存器，用作扫描环的一部分。与12位奇偶校验生成器（例如E160）结合使用，可以为8位字的倍数设计一个SECDED（单错误纠正，双错误检测）错误系统。

The MC10E/100E193 is an error detection and correction (EDAC) circuit. Modified Hamming parity codes are generated on an 8-bit word according to the pattern shown in the logic symbol. The P5 output gives the parity of the whole word. The word parity is also provided at the PGEN pin, after Odd/Even parity control and gating with the BPAR input. This output also feeds to a 1-bit shiftable register, for use as part of a scan ring. Used in conjunction with 12-bit parity generators such as the E160, a SECDED (single error correction, double error detection) error system can be designed for a multiple of an 8-bit word.