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cdc2509b 3.3-v phase-lock loop clock driver 是同步dram 应用的 phase-lock loop 时钟分布器。它将一个时钟输入分为一个五个输出和一个四个输出的阵列。每个输出阵列都有单独的输出使能。外部反馈 (fbin) 端子用于将输出同步到时钟输入。cdc2509b 在 3.3-v vcc 下运行。它还提供了集成的串联阻尼电阻，使其非常适合驱动点到点负载。

TEXAS INSTRUMENTS CDC2509A 数据手册

CDC2509A是一款高性能、低偏置、低抖动的相位锁定环（PLL）时钟驱动器。它使用PLL精确地将反馈（FBOUT）输出与时钟（CLK）输入信号在频率和相位上对齐。它专为与同步DRAM配套使用而设计。CDC2509A在3.3V VCC下工作，并提供集成的串阻尼电阻，使其非常适合驱动点对点负载。一组五个输出和一组四个输出提供了九个低偏置、低抖动的CLK副本。输出信号的占空比调整为50％，与CLK的占空比无关。每组输出可以通过控制（1G和2G）输入分别启用或禁用。当G输入为高电平时，输出与CLK同相位和频率切换；当G输入为低电平时，输出被禁用为逻辑低电平。与许多产品不同...

TEXAS INSTRUMENTS CDC2509 数据手册

CDC2509是3.3V的锁相环时钟驱动器，它使用锁相环来精确地对齐时钟输入信号的频率和相位，并在频率和相位上准确地对齐反馈输出信号。该产品专门设计用于同步DRAM。CDC2509以3.3V VCC工作，并提供集成的串联阻尼电阻，使其非常适合驱动点对点负载。一个五个输出和一个四个输出的输出银行提供九个低斜率、低抖动的CLK副本。输出信号的占空比调整为50%，与CLK的占空比无关。每个输出银行可以通过控制输入（1G和2G）分别启用或禁用。当G输入为高时，输出会在相位和频率上与CLK切换;当G输入为低时，输出被禁用到逻辑低状态。与许多含有PLL的产品不同，CDC2509不需要外部RC网络。

TEXAS INSTRUMENTS CDC2509C 数据手册

cdc2509c是ti公司出的一款3.3v的锁相环时钟驱动器，该产品可支持25mhz到125mhz的频率，并且具有低失真和低抖动等特点。

TEXAS INSTRUMENTS CDC509 3.3-V PHASE-LOCK LOOP CLOCK DRIVER 数据手册

CDC509是Cypress Semiconductor公司的一款高性能、低抖动、低偏斜的锁相环(PLL)时钟驱动器。它使用PLL精确地对齐输出(FBOUT)反馈到输入时钟(CLK)信号的频率和相位。它专门设计用于同步DRAM。CDC509工作电压为3.3 V VCC，设计用于每输出驱动五个时钟负载。一个五路输出和一个四路输出提供九个低偏斜、低抖动复制CLK。输出信号占空比调整为50%，与CLK的占空比无关。每个输出行可以通过控制(1G和2G)输入分别启用或禁用。当G输入为高时，输出在频率和相位上与CLK切换;当G输入为低时，输出被禁用到逻辑低状态。与许多包含PLL的产品不同，CDC509不需要外部RC网络。PLL的环形滤波器集成在芯片中，减少了PCB的面积。

TEXAS INSTRUMENTS CDC950 数据手册

该文档是关于CDC950时钟发生器/驱动器的，该器件可以生成8个主机时钟（100/133 MHz）时钟，1个CLK33时钟（3.3 V，33.3 MHz），1个REFCLK时钟（3.3 V，14.318 MHz）和2个3V48时钟（3.3 V，180°偏移对，48 MHz）

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