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更新: 28 September, 2023
这些器件是带有3态输出的高速六进制缓冲器。它们被组织为单个6位或2位/4位，具有反向或非反向数据（D）路径。当使能（E）为低时，输出被设计为驱动15个TTL单元负载或60个低功率肖特基负载。当输出使能（E）为高时，输出被强制转换为高阻抗的“关闭”状态。如果将3态器件的输出连接在一起，除了一个器件外，其他器件必须处于高阻抗状态，以避免超过最大额定电流。设计人员应确保输出使能信号到连接在一起的3态器件的输出被设计为没有重叠。
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MD5: 0A1FA5B8273F72698B1FA03DB70EC12C
发布时间: 07 June, 2012
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连接: ON Semiconductor SN74LS365A SN74LS367A SN74LS368A DATA SHEET PDF