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更新: 28 September, 2023
该文件是一份关于2G bits DDR2 SDRAM产品的初步数据表。该产品具有双数据速率架构，每个时钟周期可以进行两次数据传输。采用4位预取流水线架构实现高速数据传输。具有双向差分数据稳定脉冲(DQS和/DQS)用于接收数据，并与数据一起传输/接收以捕获接收方的数据。DQS在读取时与数据边对齐，在写入时与数据居中对齐。该产品具有64M字×4位×8个存储体或32M字×8位×8个存储体的组织结构。支持多种数据速率、页面大小、突发长度和/CAS延迟等特性。
文件格式: PDF
体积: -
MD5: 09B2AD5D84E476D865CF52A3455ADC2D
发布时间: 07 May, 2012
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连接: ELPIDA 2G bits DDR2 SDRAM EDE2104ABSE (512M words × 4 bits) EDE2108ABSE (256M words × 8 bits) PDF