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AD9520-5是一款低相噪、相位锁定环路(PLL)，支持外部3.3 V/5 V VCO/VCXO到2.4 GHz，1个差分或2个单端参考输入，接受CMOS、LVDS或LVPECL参考到250 MHz，接受16.67 MHz到33.3 MHz晶体作为参考输入，可选参考时钟倍频器，参考监控功能，自动和手动参考开关/保持模式，带有可选的可逆/不可逆开关，在参考之间无闪变开关，从保持模式自动恢复，数字或模拟锁定检测，可选零延迟操作，12个1.6 GHz LVPECL输出分为4组，每组3个都有1到32个带相位延迟的分频器，加性输出抖动低至225 fs rms，分组输出的通道间偏斜<16 ps，每个LVPECL输出可以被配置为差分或单端，并可以选择输出频率和相位偏移。