SY100S839V是一个低偏斜÷2/4, ÷4/5/6时钟生成芯片,专门为低偏斜时钟生成应用而设计。内部除数是同步的,因此,公共输出边缘都精确对齐。该器件可以由差分或单端ECL/LVECL驱动,或者如果使用正电源电压,则由PECL/LVPECL输入信号驱动。此外,通过使用VBB输出,可以将正弦源AC耦合到器件中。如果要使用单端输入,则VBB输出应连接到/CLK输入,并通过0.01µF电容旁路到地。VBB输出被设计为在单端输入条件下作为S839V输入的切换参考。因此,该引脚只能源/吸收高达0.5mA的电流。公共使能(/EN)是同步的,因此,内部除数只会在内部时钟已经处于低电平状态时才被使能/禁用。这避免了当器件被使能/禁用时,在内部时钟上产生运行时脉冲的可能性,这可能会发生在异步控制中。内部跑步脉冲可能会导致内部除数级之间失去同步。内部使能触发器在输入时钟的下降沿处被时钟,因此,所有相关的规格限制都参考到时钟输入的负沿。启动时,内部除数从1处开始计数。
